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1 (p1): 第一篇 基础篇
3 (p1-1): 第1章 数字系统设计与EDA技术
3 (p1-1-1): 1.1 数字系统概念
4 (p1-1-2): 1.2 电子设计发展历史
5 (p1-1-3): 1.3 EDA技术介绍
5 (p1-1-3-1): 1.3.1 基本特征
6 (p1-1-3-2): 1.3.2 主要内容
8 (p1-1-3-3): 1.3.3 EDA设计流程
9 (p1-1-4): 1.4 IP核
9 (p1-1-4-1): 1.4.1 软IP
9 (p1-1-4-2): 1.4.2 固IP
9 (p1-1-4-3): 1.4.3 硬IP
9 (p1-1-5): 1.5 EDA应用与发展趋势
11 (p1-2): 第2章 VHDL语言基础
11 (p1-2-1): 2.1 硬件描述语言的特点
11 (p1-2-2): 2.2 VHDL程序基本结构
13 (p1-2-3): 2.3 VHDL程序主要构件
13 (p1-2-3-1): 2.3.1 库
14 (p1-2-3-2): 2.3.2 实体
15 (p1-2-3-3): 2.3.3 结构体
16 (p1-2-4): 2.4 VHDL数据对象
16 (p1-2-4-1): 2.4.1 常量
17 (p1-2-4-2): 2.4.2 变量
17 (p1-2-4-3): 2.4.3 信号
18 (p1-2-4-4): 2.4.4 信号与变量的比较
19 (p1-2-5): 2.5 VHDL数据类型
19 (p1-2-5-1): 2.5.1 标准数据类型
20 (p1-2-5-2): 2.5.2 用户自定义数据类型
21 (p1-2-5-3): 2.5.3 数据类型转换
21 (p1-2-6): 2.6 运算符
21 (p1-2-6-1): 2.6.1 算术运算符
22 (p1-2-6-2): 2.6.2 逻辑运算符
22 (p1-2-6-3): 2.6.3 关系运算符
22 (p1-2-6-4): 2.6.4 其他运算符
22 (p1-2-6-5): 2.6.5 运算优先级
23 (p1-2-7): 2.7 VHDL基本语句
23 (p1-2-7-1): 2.7.1 并行语句
30 (p1-2-7-2): 2.7.2 顺序语句
35 (p1-2-7-3): 2.7.3 属性描述语句
41 (p1-2-8): 2.8 测试基准
41 (p1-2-9): 2.9 VHDL程序的其他构件
41 (p1-2-9-1): 2.9.1 块
43 (p1-2-9-2): 2.9.2 函数
44 (p1-2-9-3): 2.9.3 过程
45 (p1-2-9-4): 2.9.4 程序包
47 (p1-2-10): 2.10 结构体的描述方法
49 (p1-3): 第3章 组合逻辑电路建模
49 (p1-3-1): 3.1 组合逻辑电路的特点与组成
49 (p1-3-2): 3.2 基本逻辑门电路的设计
51 (p1-3-3): 3.3 译码器
52 (p1-3-4): 3.4 编码器
53 (p1-3-5): 3.5 加法器的设计
53 (p1-3-5-1): 3.5.1 半加器与全加器
55 (p1-3-5-2): 3.5.2 4位串行进位加法器
56 (p1-3-5-3): 3.5.3 并行进位加法器
58 (p1-3-6): 3.6 其他组合逻辑模块
58 (p1-3-6-1): 3.6.1 选择器
60 (p1-3-6-2): 3.6.2 求补器
61 (p1-3-6-3): 3.6.3 三态门
61 (p1-3-6-4): 3.6.4 缓冲器
63 (p1-3-6-5): 3.6.5 比较器
64 (p1-3-6-6): 3.6.6 只读存储器
65 (p1-3-6-7): 3.6.7 随机存储器
67 (p1-4): 第4章 基本时序逻辑电路建模
67 (p1-4-1): 4.1 锁存器
67 (p1-4-1-1): 4.1.1 RS锁存器
69 (p1-4-1-2): 4.1.2 D锁存器
70 (p1-4-2): 4.2 触发器
70 (p1-4-2-1): 4.2.1 D触发器
72 (p1-4-2-2): 4.2.2 带有Q输出的D触发器
75 (p1-4-2-3): 4.2.3 JK触发器
77 (p1-4-2-4): 4.2.4 T触发器
78 (p1-4-3): 4.3 多位寄存器
79 (p1-4-4): 4.4 串进并出型移位寄存器
80 (p1-4-5): 4.5 计数器
83 (p1-4-6): 4.6 无符号数乘法器
86 (p1-5): 第5章 同步时序电路设计
86 (p1-5-1): 5.1 时序电路的特点与组成
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